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逾越3nm!三大晶体管结构方案解读
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发表于 2021-8-14 13:20:16
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来自:中国浙江湖州
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芯东西(公众号:aichip001)
编译 |
高歌
编辑 |
Panken
芯东西8月13日消息,随着三星、英特尔、台积电、IBM等半导体厂商相继发布新晶体管布局的进展,半导体行业正处于晶体管布局转变的前夜。虽然芯片行业从不急于采用新的晶体管布局举行量产,但假如想要生产3nm或2nm制程的逻辑芯片,英特尔、三星、台积电等厂商必须从当前的鳍式场效应晶体管布局(FinFET)徐徐过渡到纳米片布局(Nanosheets)。
堀口直人是IMEC(比利时微电子研究中央)逻辑CMOS微缩项目主管,曾在富士通实验室和加州大学圣巴巴拉分校等机构任职。如今,堀口直人的研发重点就是2nm以下的CMOS器件。以下是芯东西对堀口直人就3nm晶体管布局发展回顾的完备编译。
▲IMEC逻辑CMOS微缩项目主管堀口直人
一、纳米片布局:进一步加强驱动电流,兼具可变性
一直以来,为了追寻摩尔定律,半导体财产在微缩逻辑CMOS尺寸上做出了相当大的积极。一种告急的方法是通过淘汰金属连线(或轨道)来降低单位高度(cell height),单位高度也就是每个单位的金属线数量乘以金属间距(metal pitch,即金属连线的最小宽度+金属连线之间的最小间距)。
对于FinFET布局来说,通过将一个尺度单位内的鳍片(Fin)的数量从3个淘汰到2个,就可以在性能上跃进一大步。
▲尺度逻辑单位示意图(CPP=打仗多晶间距,FP=鳍片间距,MP=金属间距;单位高度=每个单位的金属线数x金属间距)
尺度单位内单位高度中有几条金属连线则是一个告急指标,通常在单位高度范围内有几条金属线就称为几T。随着鳍片淘汰,单位高度徐徐变小,尺度单位从7.5T变为了6T。然而这种缩小捐躯了内部的驱动电流和可变性,为了补充这些性能的退化,鳍片在单位的高度微缩中也变得越来越高。
但是到了5T FinFET后,单鳍即便再高,其驱动电流却很难随之提升。通过垂直堆叠纳米片状导电沟道,纳米片布局晶体管可以在尺度单位内实现更大的有效沟道宽度。
通过这种方式,纳米片布局的晶体管可以提供比鳍片更大的驱动电流,也是进一步微缩CMOS的底子。同时纳米片布局还允允许变的器件宽度,在设计中具备更高的灵活性。由于驱动电流有所增长,设计职员可以淘汰单位尺寸和电容,以降低每片之间的寄生电容。
▲尺度单位微缩演进示意图
二、4大关键工艺步调实现纳米片晶体管
除了驱动电流和可变性,纳米片的环栅布局也优于FinFET布局。就像从平面MOSFET过渡到FinFET一样,全栅纳米片也伴随着新工艺集成挑衅。
荣幸的是,纳米片根本算是FinFET的自然演变,很多为FinFET开辟和优化的工艺模块可以重复利用。这无疑促进了纳米片布局在半导体行业中的应用,但也有很多工艺制程需要创新。IMEC确定了两个布局不同的4个关键工艺步调,需要举行创新。
第一,纳米片布局利用外延生长的多层Si和SiGe来作为器件沟道。器件沟道利用生长质料以及2种质料之间的晶格常数不同,是纳米片布局和传统CMOS器件的一大区别。
在多层堆叠中,SiGe用作捐躯层(sacrifice),该层会在金属栅极更换工艺步调中的沟道释放时移除。由于多层堆叠会以鳍的情势举行图案化,鳍片轻易发生形变。
在2017 IEDM集会上,IMEC提出了一个关键优化:实施浅沟槽隔离(STI)衬里,并在STI工艺步调中利用低热来克制氧化引起的鳍片变形。这不光能够保持纳米片外形,也可以进步装备的直交流性能,即驱动电流和恒定功率下的速度增益。改进的交流性能可以转化为环形振荡电路的较低门耽误。
第二,与FinFET不同的是,纳米片布局需要一个内部隔离物(inner spacer),即一种额外的电介质,将栅极与源极/漏极隔离以降低电容。
内部隔离物的工艺中,横向蚀刻工艺会使多层堆叠布局中的SiGe层外部凹陷,产生小空腔,需要半导体厂商利用电介质质料填充这些空腔。这就是纳米片工艺流程中最复杂的工艺模块“内部隔断集成(Inner spacer integration)”,它需要高蚀刻选择性和准确的横向蚀刻控制,包括IMEC在内的全球多个研究团队解决了这一挑衅。
第三是纳米片沟道释放,即纳米片相互分离的步调。正如前文所述,这种释放往往通过选择性的蚀刻掉多层SiGe来实现。该工艺中,需要半导体厂商举行高度选择性的蚀刻,简单来说就是只管多地将纳米片间的Ge残留物蚀刻掉,同时不要使Si变得粗糙。
这就需要研究职员控制静摩擦,以淘汰纳米片间的毗连。IMEC对不同蚀刻工艺的研究为解决这一问题做出了较大贡献。
第四个则是替换金属栅极(RMG)集成步调,包括在纳米片层四周工作功能金属(work function metal)的沉积和图案化。
2018年,IMEC夸大了引述可扩展工作功能今数的告急性,从而淘汰了纳米片堆叠所占的垂直空间。IMEC曾展示了将两个垂直纳米片之间的隔断物从13nm淘汰到7nm,并将芯片的AC性能提升了10%。
▲垂直堆叠环栅纳米片晶体管的优化:改善纳米片外形控制(左),纳米片垂直空间缩减分离(右)
三、Forksheet:加强器件直流性能,静电控制不佳
假如想要进一步提升直流性能,最有效的方法使扩大沟道的有效宽度。但是,在纳米片布局下,这变得非常困难。告急使由于n型和p型器件需要较大的空间,这使得在按比例微缩的单位高度上难以将纳米片的有效宽度扩大。
2017年,IMEC初次公开提出Forksheet器件布局用来微缩SRAM,2019年IMEC又将这一器件布局用在逻辑芯片尺度单位中。
和纳米片布局相比,Forksheet在栅极图案化之前,通过在p和n型器件间引入介电墙,实现更小的n、p间距,进一步加强了沟道的有效宽度以及直流性能。
这也让研究职员可以利用较小的n、p隔断,将尺度单位的单位高度从5T推进到4T。仿真结果显示,Forksheet已比传统纳米片有10%的速度增益。这种性能提升的部分缘故原由是由于栅极-漏极重叠较小而导致的(寄生)Miller电容减小。
从工艺角度来看,Forksheet布局是从纳米片布局演变而来,2者的关键区别在于电介质壁的形成、改进的内部隔离层、源极/漏极外延和更换金属栅极步调。在VLSI 2021集会上,IMEC初次展示了利用300mm Forksheet集成的Forksheet场效应器件的电气数据。双工作功能金属栅极可以在n-和pFET之间以17nm的间距集成,突出了Forksheet布局的关键上风。
但是,Forksheet仍不完满。纳米片布局的环栅在很大程度上改善了对沟道的静电控制。Forksheet则采用了分叉情势的三门布局,好像在静电控制上有所退步。
▲集成在一起的纳米片和Forksheet布局对比
四、CFET:CMOS器件最终布局,2种方案各有利弊
为了解决Forksheet的静电控制问题,CFET随即诞生。
CFET布局可以进一步最大化有效沟道宽度,此中n极和p极堆叠在相互顶部,可以进一步减小单位面积,扩大沟道宽度,推动尺度单位到4T及以下。
仿真证实,CFET对于逻辑芯片与SRAM尺寸微缩都有帮助。通过CFET,沟道可以制成鳍(n-fin on p-fin)或纳米片(n-sheet on p-sheet)的情势。
而纳米片情势的CFET完满了纳米片布局的问题,是CMOS器件的最终布局。IMEC则在开辟模块和集成工艺上有着很大的贡献,还量化了每个流程的功耗性能收益和复杂性。
▲从FinFET到CFET的晶体管布局演进过程
从处理角度来说,由于nMOS-pMOS垂直堆叠,CFET的布局较为复杂,有两种大概的集成方案,分别是单片集成(monolithic)温顺序集成(sequential),这两种集成方案则各有利弊。
具体来说,单片CFET的本钱较低,但是垂直集成非常复杂。单片CFET从底部沟道外延生长开始,然后是中间捐躯层的沉积,末了是顶部沟道的外延生长。当以纳米片沟道为目的时,起始的底部和顶部沟道配置可以是Si鳍片或Si/SiGe多层堆栈的情势。
无论那种情势,堆叠都会导致非常高的垂直布局,这给鳍片、栅极、隔断和源/漏打仗的进一步图案化带来了关键的挑衅。比方,更换金属栅极集成步调由于需要用于n和p不同的工作功能金属而更加复杂。在VLSI 2020上,IMEC率先展示了通过优化关键模块步调实现的单片集成CFET布局。
而相对来说,顺序CFET的集成流程较为简单。CFET顺序集成由几个模块组成,起首对底层器件举行处理。然后利用介电到介电晶片键合技能,通过晶圆转移在该层的顶部创建覆盖半导体层。末了,集成顶层器件,毗连顶栅和底栅。由于底层和顶层装备都可以用传统的二维方式单独处理,以是顺序CFET可以灵活地集成用于n型和p型的不同沟道质料,进一步提升性能上风。
但是作为新的方案,顺序CFET也需要解决一些挑衅。第一个是涉及2个晶片之间键合介电氧化物厚度。过厚的氧化物会降低交流性能,但过薄的氧化物会产生键和缺陷风险。IMEC的薄键合氧化物工艺是解决氧化物厚度的一个方案,该工艺无键合空洞而且研发已经取得了进展。
顺序CFET需要面临的第二个挑衅是晶圆转移方法有热预算限制,需要降低顶层工艺温度到500°C制止对底层器件产生负面影响,而该工艺此前需要900℃。
IMEC近来针对这两个问题提出了解决方案,可以在较低的处理温度下使栅极堆叠保持可靠性。一种是通过低温氢等离子体处理钝化硅氧化物夹层中的缺陷;第二种则是将界面偶极子Si引入沟道和HfO2栅极电解质之间,以抵消HfO2缺陷态和电荷载流子导带之间的能量。
结语:先进制程玩家淘汰,竞争烈度或加剧
回顾从FinFET到CFET的研发过程,每一代布局的改进都伴随着交流/直流性能的改进和尺度单位高度的进一步降低。从处理的角度来看,纳米片布局可以被以为是FinFET布局的进化步调。然而,每种不同的纳米片布局都面临着特定的集成挑衅。
随着芯片制程的不断发展,有本领继承寻求先进制程的玩家越来越少。IMEC作为芯片制程工艺的告急研发气力,有力地推动了芯片制程的微缩。此前,IMEC CEO曾继承采访称,要将芯片制程推进1nm以内。无论怎样,人们对于更高性能、更少功耗的寻求不会改变。届时,先进制程的竞争大概会更加激烈。
泉源:EE Times
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